据悉FPGA的一定量状态机浅析。基于FPGA的少状态机浅析。

  前言:状态机大法好,状态机几乎可实现整个时序逻辑电路。

  前言:状态机大法好,状态机几乎可兑现全时序逻辑电路。

星星状态机(Finite State Machine,
FSM),根据状态机的出口是否以及输入有关,可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关与Mealy型状态机不仅与现态有关,也跟输入有关,所以会见受到输入的烦扰,可能会见发出毛刺(Glith)的状况,所以我们普通使用的是Moore型状态机。

简单状态机(Finite State Machine,
FSM),根据状态机的输出是否跟输入有关,可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关与Mealy型状态机不仅与现态有关,也跟输入有关,所以会见遭输入的搅和,可能会见有毛刺(Glith)的场面,所以我们常见使用的凡Moore型状态机。

        
状态机的编码,二进制编码(Binary),格雷码编码(Gray-code),独热码(One-hot)。不同之编码方式是谨防以状态转移中产生剧变,使得状态转移更为稳定,系统尤其可靠,但是日常状态下我们直接动用的是二进制进行编码,除非系统针对平安与状态编码有特殊要求。

        
状态机的编码,二上制编码(Binary),格雷码编码(Gray-code),独热码(One-hot)。不同的编码方式是防以状态转移中出剧变,使得状态转移更为稳定,系统尤其可靠,但是平常状态下我们一直运用的凡二进制进行编码,除非系统对平安以及状态编码有特殊要求。

         状态机的叙说,一段式、二段式、三段式。

         状态机的叙述,一段式、二段式、三段式。

一段式状态机,将结合逻辑和时序逻辑混合在一起,这样的写法对于逻辑简单的状态机来说还是好采用的,但是对复杂的逻辑就是非推荐了,如果状态复杂呢会爱错,而且一个always块被信号太多啊无便民保护与改。

一段式状态机,将组成逻辑与时序逻辑混合在一起,这样的写法对于逻辑简单的状态机来说还是得以动用的,但是对于复杂的逻辑就是不推荐了,如果状态复杂呢会见好出错,而且一个always块被信号太多吗不便利维护与改动。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM one segment
 6 reg     [3:0]    state;
 7 always @(posedge clk or negedge rst_n)begin
 8     if(!rst_n)
 9         state <= S0;
10     else begin
11         case(state)
12         S0:
13         S1:
14         S2:
15         .
16         .
17         .
18         default:
19         endcase 
20     end
21 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM one segment
 6 reg     [3:0]    state;
 7 always @(posedge clk or negedge rst_n)begin
 8     if(!rst_n)
 9         state <= S0;
10     else begin
11         case(state)
12         S0:
13         S1:
14         S2:
15         .
16         .
17         .
18         default:
19         endcase 
20     end
21 end

少数段式状态机也是平栽常用的写法,它将做逻辑与时序逻辑区分出,第一截负责状态的转移,第二段落是成逻辑赋值,但是这种写法的缺陷是,组合逻辑较易有毛刺等大面积问题,关于做逻辑较易发生毛刺原因,下文会提到。

零星段式状态机也是一模一样栽常用之写法,它把做逻辑和时序逻辑区分出,第一截负责状态的变换,第二段是组成逻辑赋值,但是这种写法的短处是,组合逻辑较容易有毛刺等常见问题,关于做逻辑较容易产生毛刺原因,下文会提到。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM two segment
 6 reg     [3:0]    pre_state;
 7 reg     [3:0]    next_state;
 8 //--------------------------------------
 9 //FSM one
10 always @(posedge clk or negedge rst_n)begin
11     if(!rst_n)
12         pre_state <= S0;
13     else 
14         pre_state <= next_state;
15 end
16 
17 //FSM two
18 always    @(*)begin
19     case(pre_state)
20     S0:
21     S1:
22     S2:
23     .
24     .
25     .
26     default:;
27     endcase
28 
29 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM two segment
 6 reg     [3:0]    pre_state;
 7 reg     [3:0]    next_state;
 8 //--------------------------------------
 9 //FSM one
10 always @(posedge clk or negedge rst_n)begin
11     if(!rst_n)
12         pre_state <= S0;
13     else 
14         pre_state <= next_state;
15 end
16 
17 //FSM two
18 always    @(*)begin
19     case(pre_state)
20     S0:
21     S1:
22     S2:
23     .
24     .
25     .
26     default:;
27     endcase
28 
29 end

三段式状态机就好较好之解决一段子二截的贫,我呢是较推荐的写法,第一段子以时序逻辑负责状态转移,第二段落组合逻辑负责数据赋值,第三截时序逻辑负责输出,代码层次分明,容易保障,时序逻辑的出口解决了两段式写法被组成逻辑的毛刺问题。但是资源消耗会多片,此外,三段式从输入到输出会比一段式和二段式延迟一个时钟周期。在题状态机的时段,一定要是先计划好状态转移图,将具有的状态都考虑到,避免状态进入死循环,或者超过到偏离态。

三段式状态机就可以于好之化解一截二截的供不应求,我为是较推荐的写法,第一段子用时序逻辑负责状态转移,第二段组合逻辑负责数据赋值,第三段子时序逻辑负责输出,代码层次分明,容易保障,时序逻辑的输出解决了两段式写法中做逻辑的毛刺问题。但是资源消耗会多一些,此外,三段式从输入到输出会比一段式和二段式延迟一个钟周期。在书写状态机的下,一定要是优先计划好状态转移图,将享有的状态且考虑到,避免状态进入死循环,或者超过到偏离态。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM three segment
 6 //--------------------------------------
 7 //FSM one
 8 always @(posedge clk or negedge rst_n)begin
 9     if(!rst_n)
10         pre_state <= S0;
11     else 
12         pre_state <= next_state;
13 end
14 
15 //FSM two
16 always    @(*)begin
17     case(pre_state)
18     S0:
19     S1:
20     S2:
21     .
22     .
23     .
24     default:;
25     endcase
26 end
27 
28 //FSM three
29 always    @(posedge clk or negedge rst_n)begin
30     if(!rst_n)
31         dout <= 'b0;
32     else begin
33         case(pre_state)
34         S0:    
35         S1:
36         S2:
37         .
38         .
39         .
40         default:;
41         endcase
42     end
43 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM three segment
 6 //--------------------------------------
 7 //FSM one
 8 always @(posedge clk or negedge rst_n)begin
 9     if(!rst_n)
10         pre_state <= S0;
11     else 
12         pre_state <= next_state;
13 end
14 
15 //FSM two
16 always    @(*)begin
17     case(pre_state)
18     S0:
19     S1:
20     S2:
21     .
22     .
23     .
24     default:;
25     endcase
26 end
27 
28 //FSM three
29 always    @(posedge clk or negedge rst_n)begin
30     if(!rst_n)
31         dout <= 'b0;
32     else begin
33         case(pre_state)
34         S0:    
35         S1:
36         S2:
37         .
38         .
39         .
40         default:;
41         endcase
42     end
43 end

        
如下图,我透过一个实例来说明一下状态机的施用。下面是一个序列检测状态转移图,检测是的要1101这队列,我们让此行列的检测序列是11101
1101这无异于差数据。在这个班检测器中,我们允许利用更位。也就是说,前一个“1101”最后一号之1方可看作后一个“1101”序列的起始位。如果非同意再为位,只待将S4到S2的换替换成S4顶S1即可。

        
如下图,我经过一个实例来验证一下状态机的动。下面是一个序列检测状态转移图,检测是的比方1101斯班,我们吃这队列的检测序列是11101
1101当即同样错数据。在是队列检测器中,我们允许下更位。也就是说,前一个“1101”最后一个的1足视作后一个“1101”序列的起始位。如果无同意再为位,只待以S4到S2的转换替换成S4暨S1即可。

365足球外围 1

365足球外围 2

        
首先,从出口状态S0开始检测,当S0检测到1时跨到S1,否则跳回S0,S1检测到1态跳到S2,否则跳回S0,S2检测到0状态跳到S3,否则还留在S2状态,因为这边我们的检测序列允许再次复位,所以S1检测到之1以及S2检测到之1保存,不放弃作为一下组1101底前方少号,所以只有需要继续检测下一样个数据即可。S3、S4的状态一样破类似推。这里选出着只例子是以求证状态机的状态跳转,在咱们其实的宏图被这种状况呢是碰头赶上的。

        
首先,从出口状态S0开始检测,当S0检测到1时越到S1,否则跳回S0,S1检测到1态跳到S2,否则跳回S0,S2检测到0状态跳到S3,否则还停在S2状态,因为此处我们的检测序列允许再次复位,所以S1检测到的1与S2检测及的1保存,不放弃作为一下组1101之先头少各类,所以只有待连续检测下同样各数据即可。S3、S4的状态一样糟糕接近推。这里选出着个例子是以验证状态机的状态跳转,在咱们实际上的计划性受到这种情景也是碰头赶上的。

        
在采取状态机来描述时序电路的时,首先应当做的是打来状态转移图,然后因状态跳转来讲述代码,最后就会事半功倍。这段序列检测的代码我啊粘出来。当然就才是班检测的一个使用了,我眼前吧说了状态机机会可兑现任何的时序电路。如果您遇到实在不好解决的计划,那么这个时,你就是得考虑一下使用状态机了。

        
在用状态机来描述时序电路的下,首先应做的凡画生状态转移图,然后因状态跳转来描述代码,最后就是会事半功倍。这段序列检测的代码我呢粘出。当然就不过是排检测的一个用了,我前为说了状态机机会好实现全体的时序电路。如果您赶上实在糟糕解决的筹划,那么这时节,你不怕可考虑一下使用状态机了。

 1 module state(
 2     input                 mclk, 
 3     input                rst_n,
 4     input                din,
 5     output     reg         dout;
 6     );
 7      
 8 parameter         s0 = 3'b000,
 9                 s1 = 3'b001,
10                 s2 = 3'b010,
11                 s3 = 3'b011,
12                 s4 = 3'b100;//状态
13 //此为三段式状态机,还有一段式状态机,二段式状态机            
14 reg [2:0] present_state, next_state;
15 //用摩尔状态机设计1011序列检测器
16 //状态寄存器
17 always @(posedge mclk or negedge rst_n)
18 begin
19     if(!rst_n)
20         present_state <= s0;
21     else 
22         present_state <= next_state;
23 end
24 
25 //状态转换模块
26 always @(*)
27 begin
28     case(present_state)
29     s0: if(din==1)
30             next_state = s1;
31          else 
32             next_state = s0;
33     s1: if(din==0)
34             next_state = s2;
35         else 
36             next_state = s1;
37     s2: if(din==1)
38             next_state = s3;
39         else 
40             next_state = s0;
41     s3: if(din==1)
42             next_state = s4;
43         else 
44             next_state = s2;
45     s4: if(din==0)
46             next_state = s2;
47         else 
48             next_state = s1;
49     default: next_state = s0;
50     endcase
51 end
52 
53 always @(posedge clk or negedge rst_n)begin
54     if(!rst_n)
55         dout <= 1'b0;
56     else if(present_state ==s4)
57         dout <= 1'b1;
58     else
59         dout <= 1'b0;
60 end
61      
62
63 endmodule
 1 module state(
 2     input                 mclk, 
 3     input                rst_n,
 4     input                din,
 5     output     reg         dout;
 6     );
 7      
 8 parameter         s0 = 3'b000,
 9                 s1 = 3'b001,
10                 s2 = 3'b010,
11                 s3 = 3'b011,
12                 s4 = 3'b100;//状态
13 //此为三段式状态机,还有一段式状态机,二段式状态机            
14 reg [2:0] present_state, next_state;
15 //用摩尔状态机设计1011序列检测器
16 //状态寄存器
17 always @(posedge mclk or negedge rst_n)
18 begin
19     if(!rst_n)
20         present_state <= s0;
21     else 
22         present_state <= next_state;
23 end
24 
25 //状态转换模块
26 always @(*)
27 begin
28     case(present_state)
29     s0: if(din==1)
30             next_state = s1;
31          else 
32             next_state = s0;
33     s1: if(din==0)
34             next_state = s2;
35         else 
36             next_state = s1;
37     s2: if(din==1)
38             next_state = s3;
39         else 
40             next_state = s0;
41     s3: if(din==1)
42             next_state = s4;
43         else 
44             next_state = s2;
45     s4: if(din==0)
46             next_state = s2;
47         else 
48             next_state = s1;
49     default: next_state = s0;
50     endcase
51 end
52 
53 always @(posedge clk or negedge rst_n)begin
54     if(!rst_n)
55         dout <= 1'b0;
56     else if(present_state ==s4)
57         dout <= 1'b1;
58     else
59         dout <= 1'b0;
60 end
61      
62
63 endmodule

        
在状态机的计划性受到,一段式状态机用时序逻辑,二段式状态机第一段落用时先后逻辑,第二截用做逻辑,三段式状态机第一段用时先后逻辑,第二段落用做逻辑,第三截用时先后逻辑。我于统筹的当儿,尝试把第二段子写成时序逻辑,最终结果并无影响,时序逻辑随时钟变化,组合逻辑是直接赋值,所以于第三截状态机进行输出时,输出结果肯定是安静的,但是这么会克fmax。如果就此时先后逻辑的主频率过高的话,可能未使第二段子组合逻辑赋值来的安静,这里就还索要考虑到时序分析了,暂且不谈。这里还需要领取的是采取三段式状态机相较于一致段子二段式,会延迟一个钟周期输出,就是以第三段用了时序逻辑的案由。

        
在状态机的筹划受到,一段式状态机用时序逻辑,二段式状态机第一段落用时先后逻辑,第二段子用整合逻辑,三段式状态机第一截用时先后逻辑,第二段落用整合逻辑,第三段子用时先后逻辑。我于规划之上,尝试把第二段落写成时序逻辑,最终结果连没影响,时序逻辑随时钟变化,组合逻辑是一直赋值,所以当第三段子状态机进行输出时,输出结果自然是稳定之,但是如此见面限制fmax。如果因此时先后逻辑的主频率过大吧,可能未苟第二段落组合逻辑赋值来之长治久安,这里虽还需要考虑到时序分析了,暂且不谈。这里尚用领取的凡采用三段式状态机相较受同一段二段式,会推迟一个钟周期输出,就是盖第三截用了时序逻辑的案由。

        
既然谈状态机的当儿,说到了组合逻辑会产生毛刺的面貌,那么这里虽顺手整理一下,为什么做逻辑会产生毛刺,组合逻辑的铤而走险与竞争分析。

        
既然谈状态机的早晚,说到了整合逻辑会产生毛刺的情景,那么这里虽顺手整理一下,为什么做逻辑会产生毛刺,组合逻辑的铤而走险与竞争分析。

        
竞争(Competition)在组成逻辑电路中,某个输入变量通过简单长长的或鲜长条以上的不二法门传至输出端,由于各级条途径延迟时间不同,到达输出门的日虽有先有后,这种气象叫做竞争。把非会见发生错误输出的竞争的现象称为非临界竞争。把来小的要永久性错误输出的竞争状况叫做临界竞争。

        
竞争(Competition)在重组逻辑电路中,某个输入变量通过简单长长的或个别长条以上的途径传至输出端,由于各国条路线延迟时间不同,到达输出门的时空哪怕有先有后,这种场面叫做竞争。把非会见出错误输出的竞争之景称为非临界竞争。把有小的抑永久性错误输出的竞争状况叫做临界竞争。

铤而走险(risk)信号于器件内部通过连线与逻辑单元时,都产生得的延时。延时底轻重以及连线的长度和逻辑单元的多少有关,同时还受器件的做工艺、工作电压、温度等原则的震慑。信号的轻重电平转换为需要自然之接时间。由于存在这片面因素,多路信号的电平值发生变化时,在信号变化之一念之差,组合逻辑的输出有先后顺序,并无是又转,往往会冒出有未正确的极端信号,这些极端信号称”毛刺”。如果一个成逻辑电路中生出”毛刺”出现,就印证该电路存在冒险

铤而走险(risk)信号在器件内部通过连线与逻辑单元时,都发肯定之延时。延时的轻重缓急及连线的尺寸和逻辑单元的数量有关,同时还叫器件的制工艺、工作电压、温度等规范的影响。信号的高低电平转换为亟需一定之过渡时间。由于有就片者因素,多行程信号的电平值发生变化时,在信号变化之转,组合逻辑的输出有先后顺序,并无是同时转,往往会产出有休得法的终端信号,这些极端信号称”毛刺”。如果一个结合逻辑电路中产生”毛刺”出现,就证实该电路存在冒险

竞争冒险(Competition
risk)产生原因:由于延迟时间的留存,当一个输入信号通过差不多漫长路子传送后同时重聚集到有门及,由于不同途径上门的级数不同,或者门电路延迟时间的差异,导致达会合点的岁月有先有后,从而产生瞬间的荒谬输出。

竞争冒险(Competition
risk)产生原因:由于延迟时间的有,当一个输入信号通过多长长的路子传送后同时重新集结到某某门上,由于不同途径上门的级数不同,或者门电路延迟时间的反差,导致达会合点的岁月有先有后,从而来瞬间的左输出。

      
首先看下这个电路,使用了简单单逻辑门,一个非门和一个和法家,本来在美好图景下F的输出应该是直接平安无事的0输出,但是实际每个门电路从输入到输出是迟早会来时光推迟的,这个时通常称为电路的开关延迟。而且制作工艺、门的花色还打时轻的工艺偏差,都见面挑起这个开关延迟时间的别。

      
首先看下这电路,使用了少于个逻辑门,一个非门和一个暨家,本来当大好图景下F的输出应该是直接平安无事之0输出,但是实际每个门电路从输入到输出是毫无疑问会时有发生时光推迟的,这个时空便号称电路的开关延迟。而且做工艺、门的门类还打时轻的工艺偏差,都见面滋生这个开关延迟时间的变通。

365足球外围 3

365足球外围 4

365足球外围 5

365足球外围 6

        
实际上只要算上非门的延迟的语句,那么F最后就是见面有毛刺。信号由于经过不同途径传输上某一样汇聚合点的工夫有先有后的景,就称为竞争,由于竞争状况所招的电路输出发生瞬间不当的情景,就叫做冒险,所以当筹划着我们设专注避免此场景,最简便易行的免方式是不择手段使时序逻辑同步输出。

        
实际上要算上非门的延期的口舌,那么F最后就会见时有发生毛刺。信号由于经过不同途径传输上某一样汇聚合点的时刻有先有后的光景,就称为竞争,由于竞争状况所招的电路输出发生瞬间错的景象,就称冒险,所以于计划受到我们设留心避免这景,最简单易行的避免方法是不择手段利用时序逻辑同步输出。

     
这篇状态机和整合逻辑的冒险竞争就聊至此处,下次我们就说时先后逻辑的孤注一掷竞争。

     
这首状态机和整合逻辑的孤注一掷竞争就是聊及这里,下次咱们随后说经常先后逻辑的铤而走险竞争。

 

 

参考资料:百度百科,冒险竞争、《FPGA设计技术和案例开发详解》、《FPGA数字逻辑设计教程——Verilog》、《深入浅出玩转FPGA》等网络文章。

参考资料:百度百科,冒险竞争、《FPGA设计技术与案例开发详解》、《FPGA数字逻辑设计教程——Verilog》、《深入浅出玩转FPGA》等网络文章。

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